정보관리기술사 & 컴퓨터시스템응용기술사

PART 1 CPU(Central Processing Unit) 1. Computer의 5대 구성요소 2. Computer System의 Hardware, Software, Firmware의 구성요소와 발전 방향 3. CPU(Central Processing Unit) 4. Stored Program Computer 개념을 제시한 폰노이만 컴퓨터(Von Neumann Computer) 구조의 특징과 문제점, 해결 방안(Harvard 구조와 비교) 5. 폰노이만(Von Neumann)과 하바드(Havard) 컴퓨터 구조 6. CISC와 RISC 명령어 구조 7. 아래 연산을 CISC와 RISC 명령어 구조로 연산하는 예를 들고 CISC와 RISC에 대해 비교하시오. 8. CPU 명령어 형식의 유형에 대해 설명하고 산술식 Y＝A×(B＋C)에 대해 0 주소, 1 주소, 2 주소, 3 주소 명령 방식을 아래 명령어를 선택하여 기술하시오(PUSH, POP, MUL, ADD, LOAD, STORE, MOV 명령) 9. 시스템 버스(System Bus) 10. CPI(Clock Per Instruction) 개념을 설명하고 Processor 성능 향상 방안 11. CPU 명령어 사이클(Cycle)과 레지스터(Register) 12. CPU Major State 13. CPU의 Major State를 Flowchart화하여 설명하시오. 14. 명령어 집합 구조(ISA) 15. CPU 주소지정방식의 유형 및 예시 16. 아래 ADD(덧셈) 명령어의 CPU 실행 사이클(Execution Cycle) 동작에 대해 설명하시오. 17. CPU의 명령어 인출 사이클(Fetch Cycle) 동작에 대해 설명하시오(IF: Instruction Fetch). 18. 인터럽트(Interrupt) Cycle이 추가된 명령어 사이클에 대해 설명하시오. 19. ALU(Arithmetic Logic Unit) 20. 제어유니트(Control Unit)의 구성과 구현 방법 21. 고정 배선(Hard wired) 방식과 마이크로 프로그래밍(Micro-Programming) 방식 22. 제어 신호 생성을 위한 수직적(Vertical), 수평적(Horizontal) 마이크로 프로그래밍 23. 컴퓨터 메인보드(Main Board)에서의 North Bridge와 South Bridge 24. Multi-Core 간의 인터페이스 기술 발전과 CPU와 주변장치 간의 인터페이스의 필요성 25. CPU Register의 종류를 나열하고 기능을 설명하시오. PART 2 Memory 26. 메모리 계층구조(Memory Hierarchy) 27. 메모리 계층구조에서 캐시(Cache) 메모리(Memory)의 주요 개념 28. 메모리 계층구조(Memory Hierarchy)에 대해 기술하고 Cache Memory와 Virtual(가상) Memory와의 비교 29. Cache Flush, Cache Clean, Cache Invalidate 30. 메모리(Memory) 병목(Bottleneck) 현상 최소화 방안 31. MMU(Memory Management Unit) 32. TLB(Translation Look aside Buffer) 33. HBM(High Bandwidth Memory) 34. PIM(Processing In Memory) 35. CAM(Content-Addressable Memory)에 대하여 일반적인 메모리와 비교(기본개념, 액세스 방법 및 활용 분야) 36. CAM(Content-Addressable Memory)에 대하여 예시를 들어 설명하시오. 37. Memory 인터리빙(Interleaving) 38. Flash Memory를 RAM과 EEPROM과 비교 39. PRAM(Phase change memory RAM) 40. RAID 0＋1과 RAID 1＋0 41. RAID 0, 1, 5, 6, RAID 1＋0 42. SRAM과 DRAM을 비교하고 DDR SDRAM의 핵심기술 43. DDR SDRAM(Double Data Rate Synchronous DRAM)의 갱신(Refresh)에 대해 다음을 설명하시오. (1) DRAM에서 갱신(Refresh)이 필요한 이유 (2) 자동 갱신(Auto Refresh) (3) 셀프 갱신(Self Refresh) (4) 저전력 자동 셀프 갱신(LPASR : Low Power Auto Self Refresh) 44. NAND Flash에서 Write(쓰기), Read(읽기), Erase(삭제) 과정을 상세히 설명하시오. 45. Flash ROM의 프로그래밍, Read, Erase 동작을 설명, NOR와 NAND Flash의 차이점 46. FTL(Flash Translation Layer)의 개념 필요성 동작 방법, Mapping 방법 47. Flash Memory 타입(Type)에는 SLC, MLC, TLC, QLC 타입으로 구분할 수 있다. 각각에 대해 설명하고 특징을 비교하시오. 48. FTL(Flash Translation Layer) 구조에 대해 상세하게 설명하시오. 49. FTL(Flash Translation Layer)의 핵심기술인 Wear Leveling, Garbage Collection, Over Provision, NCQ(Native Command Queuing), TRIM 동작에 대해 각각 설명하시오. 50. SSD(Solid State Device) 51. SSD(Solid State Device)와 HDD(Hard Disk Drive)의 차이점 52. CPU 관점에서 주기억장치 Access Time이 400ns이고 Cache Access Time이 50ns일 때 캐쉬의 적중률이 90%라면 평균기억장치 Access Time은 몇 ns인가? 53. 두 계층으로 이루어진 기억장치시스템에서 첫 번째 계층의 기억장치 액세스 시간이 40ns이고 두 번째 계층의 기억장치 액세스 시간은 400ns이다. 아래 2가지 질문에 답하시오. (1) 첫 번째 계층의 기억장치에 대한 적중률이 90%일 때 평균기억장치 액세스 시간을 구하시오. (2) 첫 번째 계층의 기억장치에 대한 적중률이 0%부터 20% 간격으로 100%까지 변할 때의 평균기억장치 액세스 시간들을 구하여 그래프를 그리고 결과에 대해 설명하시오. 단, 그래프 의 x축은 적중률 y축은 액세스 시간으로 한다. 54. 아래 3개 문제에 대해 답변하시오. 문1) 컴퓨터시스템에 디스크 캐쉬를 도입함으로써 평균 디스크 액세스 시간이 20ms에서 8.3ms로 감소되었다. 디스크 캐쉬의 적중률(Hit Ratio)이 60%라면 디스크 캐쉬의 Access Time은 얼마인가? 문2) 주기억장치 Access Time이 300ns, 캐쉬(Cache) 액세스 타입이 60ns인 시스템에서 기억장치 Access가 1000번이 수행되었다. 그중의 60%는 읽기동작이고 40%는 쓰기동작이었으며 평균적중률은 80%였다. Cache Write 정책인 Write-through와 Write-Back 방식에서 각각의 평균기억장치 Access Time을 구하시오. 문3) 두 계층의 Cache를 가진 시스템에서 첫 번째 계층의 Cache인 L1의 Access Time은 25ns, 두 번째 계층의 캐쉬인 L2의 Access Time은 80ns이고 주기억장치 Access Time은 250ns이다. L1 적중률이 75%이고 L2의 적중률은 90%일 때 평균기억장치 Access Time을 구하시오. 55. 빅 엔디언(Big Endian)과 리틀 엔디언(Little Endian) PART 3 병렬 컴퓨터 56. 병렬 컴퓨터의 Flynn의 분류, 활용 사례 57. 병렬 컴퓨터 상호연결망 성능 결정요소와 종류 58. 병렬처리 시스템의 상호연결망(Inter connection Network)에 대해 다음을 설명하시오. 가. 상호연결망의 개념과 종류 나. 토러스(Torus) 구조 59. 병렬 컴퓨터를 위한 SMP, MPP, NUMA 60. 병렬처리(Parallel processing), 그레인(Grain) 61. 명령어 파이프라이닝(Pipelining) 62. Superscalar와 VLIW(Very Long Inst…

출처: 국립중앙도서관 서지정보