디지털공학 - 논리회로 분석 및 설계 연습

1. 수체계와 코드 1 1.1 수체계 1 1.2 코드 5 2. 논리게이트와 부울대수 8 2.1 논리게이트 8 2.2 부울대수 12 3. 부울식의 간략화와 구현 15 3.1 대수적 방법을 이용한 부울식의 간략화 15 3.2 카르노맵 표현 방법 16 3.3 카르노맵을 이용한 부울식의 간략화 17 3.4 NAND 또는 NOR 게이트만으로 논리회로 설계 23 3.5 간략화를 통한 IC 숫자 최소화 39 3.6 Active-High 및 Active-Low 개념 43 4. 조합논리회로 45 4.1 조합논리회로 설계 방법 및 구현 45 4.2 패리티 발생기와 패리티 검출기 68 4.3 가산기 및 가감산기 70 4.4 곱셈기 82 4.5 디코더 84 4.6 인코더 99 4.7 멀티플렉서 104 4.8 디멀티플렉서 121 4.9 멀티플렉서와 디멀티플렉서 연결 회로 125 4.10 코드 변환기 133 4.11 3상태 소자 및 데이터 버싱 137 5. 플립플롭 142 5.1 플립플롭이란? 142 5.2 플립플롭 종류와 동작 143 5.3 멀티바이브레이터 종류 154 5.3.1 단안정 멀티바이브레이터 155 5.3.2 비안정 멀티바이브레이터 158 6. 순서논리회로 (카운터와 레지스터) 160 6.1 비동기식 카운터의 분석 및 설계 160 6.1.1 비동기식 상향 카운터 161 6.1.2 비동기식 하향 카운터 168 6.1.3 비동기식 상-하향 카운터 168 6.1.4 비동기식 자율 순서 카운터 169 6.2 동기식 카운터의 분석 및 설게 182 6.3 레지스터 216 6.4 쉬프트 레지스터 카운터 218 6.5 직렬 연결한 카운터들의 출력 주파수 계산 221 7. OrCAD PSpice를 이용한 논리회로 시뮬레이션 223 7.1 부울식의 간략화 및 IC 개수의 최소화 223 7.2 가산기와 가감산기 228 7.3 디코더 232 7.4 인코더 234 7.5 멀티플렉서 236 7.6 디멀티플렉서 238 7.7 플립플롭 240 7.8 비동기식 카운터 243 7.9 동기식 카운터 252 7.10 쉬프트 레지스터 264 7.11 클럭 발생기 265 7.12 디지털 전자 주사위 267 8. Verilog HDL을 이용한 논리회로 설계 270 8.1 HDL 개요 270 8.2 Verilog HDL의 역사 273 8.3 System IC 274 8.4 Verilog HDL 277 8.4.1 Verilog HDL의 자료형과 연산자 277 8.4.2 게이트 레벨 모델링 290 8.4.3 연속 할당문 및 절차형 할당문 295 8.4.4 타이밍 제어 296 8.4.5 행위수준 모델링 297 8.4.6 구조적 모델링 311 8.4.7 태스크와 함수 315 8.5 Verilog HDL을 이용한 논리회로 모델링 319 8.5.1 디코더 및 인코더 323 8.5.2 멀티플렉서 및 디멀티플렉서 331 8.5.3 크기 비교기 334 8.5.4 데이터 버싱 336 8.6 HDL 시뮬레이션 337 8.7 HDL을 활용한 디지털 시스템 프로젝트 357 8.7.1 스텝 모터 제어 357 8.7.2 디지털 시계 371 참고문헌 381

출처: 국립중앙도서관 서지정보